光跑运输、电做计算：这对搭档为何卡在封装这一关？

发布时间：2026-10-22

      当大模型参数从千亿冲向万亿、单次训练能耗堪比一座小城，当智能驾驶从辅助走向全自动、单车日均吞吐TB级感知数据，当数据中心从400G向800G、1.6T、3.2T乃至6.4T速率狂奔——人类对算力的渴求，已经把晶体管“逼到墙角”。

      摩尔定律放缓的今天，行业把希望寄托于“先进封装”：用2.5D/3D集成、芯粒（Chiplet）技术把更多晶体管塞进更小的空间。但传统微电子先进封装在面对“光电融合”这一新命题时，突然显得力不从心。

      光芯片与电芯片的协同封装，不是简单的“光+电”，而是一场从材料、工艺到热管理的系统性革命。国家信息光电子创新中心（NOEIC）正走在这条“不一样的先进封装”道路上。

      在光电融合之前，微电子先进封装已经建立起一套复杂的技术体系。按集成层级，核心技术主要包括：

1.芯片级封装（CSP）：倒装键合（Flip-Chip）让I/O密度较引线键合提升3倍，信号路径缩短至微米级；晶圆级封装（WLP）让封装尺寸接近裸片，成本降低25%。

2.系统级封装（SiP）：凸点工艺（Bumping）是互联载体；重布线技术（RDL）支持更多I/O接点；硅通孔（TSV）解决垂直互联难题；混合键合（Hybrid Bonding）将互联间距缩至1μm以下，I/O密度可达120万/平方毫米；玻璃通孔（TGV）则以更低成本和更优电学性能，成为新兴选项。

      然而这些技术在AI大芯片面前正遭遇瓶颈，具体体现如下：

1.有机基板翘曲：传统有机基板热胀冷缩明显，当芯粒数量增加、线路间距进入微米级，基板“头发丝”级别的翘曲就会让高速信号“迷路”，良率崩盘。

2.信号损耗：高频信号在有机材料中衰减严重，难以支撑224Gbps以上的单通道速率。

3.散热困境：玻璃稳定但不导热，高功耗AI芯片的热管理成为独立难题。

二、光电融合封装：当“光”遇上“电”，一切都不一样了

      光电融合的本质，是让光子负责“跑运输”（高带宽、低损耗传数据），让电子负责“做计算”（高精度运算）。但要让这对“跨界组合”在指甲盖大小的空间里默契配合，封装工艺必须回答几个全新命题：

01 CTE不匹配

      硅光芯片、电芯片（Driver/TIA）、封装基板的热膨胀系数各不相同。温度变化时，不同材料的“伸缩率”差异会在键合焊点产生巨大应力，直接导致可靠性失效。

02 光电带宽协同

      硅光调制器/探测器的带宽与电芯片的带宽必须精准匹配。传统引线键合的寄生电感会严重限制高频性能，需要更高密度的互联方式。

03 超高密度电互连

      单通道速率从56G向112G、224G演进，电互连的密度和完整性要求指数级上升。射频信号在电光互连过程中的衰减，成为必须攻克的“最后一公里”。

04 光耦合精度

      光电融合封装不仅要解决“电”的互联，还要解决“光”的耦合。光纤与硅光芯片的对准精度要求极高，任何偏移都会带来插入损耗。

05 光电协同热管理

      光芯片与电芯片堆叠在一起，热源叠加，散热路径设计比传统单类芯片封装复杂得多。

      光电共封装（CPO/NPO）不是传统先进封装的“简单升级版”，两者在底层逻辑上存在系统性差异：

      传统先进封装解决的是“电芯片怎么连得更密”，光电融合封装解决的是“光芯片与电芯片怎么在三维空间里既连得密、又对得准、还散得了热”。

       面对光电融合封装的全新挑战，NOEIC走出了一条“单通道技术验证→多通道芯粒集成→超高速率突破”的递进之路。

1、单通道奠基：128Gbit/s 3D集成硅光接收器。

      2022年，NOEIC研发团队采用倒装键合（Flip-Chip）技术，将高速锗硅光电探测器（Ge-Si PD）与跨阻放大器（TIA）进行三维堆叠集成。

关键工艺：Au凸点热超声键合，凸点直径约50μm、高度约20μm；通过优化输入匹配网络，将封装寄生效应降至最低。

性能突破： 实现100Gbit/s NRZ和128Gbit/s PAM-4清晰眼图，功耗低至1.5pJ/bit，3dB带宽达40GHz。

      这是国内在3D集成硅光接收器领域的重要里程碑，验证了“光芯片+TIA”三维堆叠的工艺可行性。

单通道 3D 硅光接收机  chiplet

2、多通道跨越：国内首款2.0Tb/s硅光互连Chiplet芯粒架构验证。

      在单通道验证基础上，2024年，NOEIC与鹏城实验室联合攻关，在国内率先完成2.0Tb/s硅基光收发Chiplet芯粒的研制，实现我国首次Tb/s级光电集成Chiplet技术验证。

架构设计：在单颗硅基光发射/接收芯片上集成8个通道的高速电光调制器、高速光电探测器及高密度电光互连通路。

先进封装工艺：通过热应力仿真分析，基于倒装键合实现多芯片三维堆叠；攻克底部填充工艺及CTE不匹配导致的键合焊点可靠性问题，将Driver/TIA芯片垂直堆叠互连在硅光芯片上。

性能指标： 每通道实现112Gbaud PAM4光电/电光转换，单片容量达8×224Gb/s；最高可支持128Gbaud PAM4，传输速率达8×256Gb/s。

2Tb/s 3D硅光互连发端 chiplet

2Tb/s 3D硅光互连收端 chiplet

      这一成果刷新了国内Chiplet光互连速率和互连密度的最好水平，验证了硅光技术在超高速、超高密度、高可扩展性方面的突出优势。

      2Tb/s不是终点。面向下一代数据中心和AI算力集群，NOEIC正积极布局3.2T/6.4T NPO（Near Packaged Optics，近封装光学）光引擎的先进封装技术。

      NPO光引擎要求光引擎与xPU物理分离、散热简单、支持灵活维护，但同时对封装密度、功耗、光电协同提出了更高要求。从2T到3.2T/6.4T，通道数翻倍、单通道速率向224Gbps迈进，封装工艺必须在以下方向实现突破：

① 热压键合（TCB）与微凸点（Bumping）：

      针对光电芯片的精密互联需求，开发低应力、高可靠性的热压键合、回流焊工艺，配合微凸点制造，实现Driver/TIA与硅光芯片的高密度垂直互连。

② 混合键合（Hybrid Bonding）：

      取代传统凸点，实现芯片间直接键合，间距缩至1μm以下，支持超高I/O密度（达120万/平方毫米），高频特性与热性能更优，是3D超高密度集成的核心工艺。

③ 玻璃通孔（TGV）：

      以玻璃基板替代有机基板，利用其优异的尺寸稳定性、低介电损耗和高频性能，支撑超大尺寸多芯粒封装，解决光电融合封装的翘曲和信号完整性难题。

④ 2.5D/3D光电融合Chiplet工艺平台： 

      完善覆盖三维封装设计、微凸点制造、倒装键合、硅通孔（TSV）、重布线（RDL）、玻璃通孔（TGV）等关键技术的工艺平台，形成“设计-制造-封测-应用”全链条技术服务能力。

      从单通道128Gbit/s的3D集成验证，到8通道2.0 Tb/s三维集成硅光互连Chiplet的成功研制，再到3.2T/6.4T NPO光引擎的前瞻布局——NOEIC正在构建一条完整的光电融合先进封装技术阶梯。

      当行业还在讨论“算力有多强”时，NOEIC深知：数据能不能顺利“运过去”，才是真正的胜负手。光电融合先进封装，正是这条“数据高速公路”的筑路工程。它不是微电子封装的简单延伸，而是以芯粒（Chiplet）为单元、以异构集成为路径、以三维堆叠为手段、以光电协同为目标的全新工艺体系。

      未来，NOEIC将继续以硅基2.5D/3D光电融合Chiplet工艺平台为核心，深耕光电融合封装技术，推动我国光电子产业形成“技术突破-生态完善-规模发展”的良性循环，在AI算力、6G通信、数据中心互联的万亿级赛道中，掌握核心工艺的主动权。光电融合，封装先行。NOEIC，与光同行。